VHDLのattribute文

Predefinedの方じゃなくて、User defiendの方のattribute文の使い方が分からなかった。
配線上での名前を固定するために使うらしい。シンセサイザが勝手に名前を変えてしまわないように。
http://www.fpgadeveloper.com/2011/06/how-to-keep-a-signal-name-after-mapping.html
VHDLでの記法

attribute keep : string;
attribute keep of MyRefClk : signal is "true";
attribute keep of MyData   : signal is "true";

Verilogでの記法

// synthesis attribute keep [of] MyRefClk [is] "true";
// synthesis attribute keep [of] MyData [is] "true";