初めてスクラッチで書いてみたらよくわかった。 環境はbasys2 Spartan 3E クロック50MHz `timescale 1ns / 1ps module LEDconnection( input mclk, output reg [7:0] Led ); reg[25:0] cnt; wire en1hz = (cnt==26'd49_999_999); always@ (posedge mclk) beg…

http://homepage3.nifty.com/hdl_design/verilog_hdl2.htm assignによる代入とalways文の中で普通に代入されてるものの違いがわかった。◯継続的代入文(Continuous assignment) 組み合わせ回路の記述◯手続き的代入文（Procedural assignment） always、initia…

verilog `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 04:32:07 07/31/2014 // Design Name: // Module Name: OneSecCounter // Project Name: …

IO_Module.h #define UART_RX *((volatile unsigned int *) 0x80000000) #define UART_TX *((volatile unsigned int *) 0x80000004) #define UART_STATUS *((volatile unsigned int *) 0x80000008) #define IRQ_MODE *((volatile unsigned int *) 0x8000000C…