2016-07-15から1日間の記事一覧

Vivadoで論理合成結果を回路図で見る

Xilinxのフリップフロップ

https://forums.xilinx.com/t5/7-Series-FPGAs/about-the-7-series-FPGA-flip-flop-types/td-p/370527 FDCE Primitive: D Flip-Flop with Clock Enable and Asynchronous Clear FDPE Primitive: D Flip-Flop with Clock Enable and Asynchronous Preset FDRE…

外側を一周だけさせるスライサーの設定(Vase mode)